基于FPGA的正弦信号发生器设计VHDL代码ISE仿真

名称：基于FPGA的正弦信号发生器设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：ISE做“以Xilinx DDS IP核为基础，设计一个输出为14bit的正弦信号发生器；并通过控制DDS IP核的使能信号及内部频率控制寄存器改变输出正弦信号的个数及频率，并进行仿真验证。”

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

DDS IP核

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
USE?ieee.std_logic_unsigned.all;
--DDS
ENTITY?DDS_top?IS
???PORT?(
??????clk_in??????:?IN?STD_LOGIC;--时钟
ena?:?IN?STD_LOGIC;--使能信号
fre_ctrl????:?IN?STD_LOGIC_VECTOR(15?DOWNTO?0);--频率控制字
???wave?????????:?OUT?STD_LOGIC_VECTOR(13?DOWNTO?0)--输出波形
???);
END?DDS_top;
ARCHITECTURE?behave?OF?DDS_top?IS
--例化模块
???
--DDS?IP模块
COMPONENT?DDS_14bit
??PORT?(
????ce?:?IN?STD_LOGIC;
????clk?:?IN?STD_LOGIC;
????pinc_in?:?IN?STD_LOGIC_VECTOR(15?DOWNTO?0);
????sine?:?OUT?STD_LOGIC_VECTOR(13?DOWNTO?0)
??);
END?COMPONENT;
???
BEGIN
??--DDS?IP模块
???i_DDS_14bit?:?DDS_14bit
??????PORT?MAP?(
?????????clk???=>?clk_in,--时钟
ce?=>?ena,--使能信号
?????????pinc_in??=>?fre_ctrl,--频率控制字
?????????sine??=>?wave--输出波形
??????);?
???
END?behave;

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