芯耀
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前言
SPAD传感器在诞生之初主要用于弱光探测场景，然而随着其性能演进和场景需求发展，SPAD被越来越多地用在了车载雷达、机器人、无人机等消费类场景中。SPAD传感器因其高灵敏度和低噪声特性，成为实现高精度深度感知和弱光成像的理想选择。
与基于PN结的传统CMOS图像传感器（CIS）不同，SPAD探测器的核心结构是工作在盖革模式下的雪崩二极管。从物理机制层面看，SPAD的复杂性显著高于PN结器件，主要体现在高反向偏压下更易引发非平衡载流子注入、热电子效应以及缺陷态辅助的隧穿电流等问题，这些特性使其在设计、工艺和电路架构层面均面临严峻挑战。
SPAD常见的性能参数包括像素大小（Pixel Size）、暗计数噪声（DCR）、光探测概率（PDE）、死区时间（DeadTime）和响应时间（Response Time）。这些参数直接影响SPAD的性能表现，例如，暗计数率（DCR）是定义探测器噪声的关键参数，SPAD需保持高于击穿的偏置以作为单光子探测器。而光探测概率（PDE）则决定了SPAD的灵敏度，受到电场强度和分布的影响。此外，死区时间（DeadTime）是SPAD在被触发后恢复到初始状态所需的时间，影响最大光子检测速率和动态范围。
图1 SPAD的主要性能参数
在SPAD器件的性能优化中，核心性能参数间的制约关系是一大难题：比如像素微缩化直接导致PDE衰减，尺寸微缩导致的边缘电场集中还将引发DCR激增问题；降低死区时间会诱发后脉冲噪声并劣化时间抖动精度。前沿方案通过DTI/保护环（抑制串扰，降低DCR）、像素光学优化、新材料引入（SiGe雪崩层增强红外响应）、以及三维堆叠的主动淬灭电路等方式实现了一定程度上的协同优化。
SPAD器件介绍
在前面微光探测章节中，我对所有的弱光探测器进行了一个综述型介绍，其中包括SPAD。这里不做重复介绍，感兴趣的读者朋友请移步：
SPAD的发展趋势
像素尺寸的持续微缩
在半导体器件领域，工艺微缩是共性技术演进方向。SPAD像素的微缩不仅能显著提升PPAC（功耗、性能、面积、成本）综合指标，更驱动应用场景的拓展与市场边界重塑。早期SPAD主要服务于科研设备、工业生产等toB场景，对成本和体积的容忍度较高；而随着其向消费级市场渗透（如车载激光雷达、手机3D传感），成本与尺寸约束已成为与性能并重的核心设计目标，甚至在部分场景中更具决定性。微缩化通过提升单位面积的像素密度，直接增强空间分辨率与成像精度，降低单芯片面积, 也为高分辨率光子计数成像奠定物理基础。
图2. SPAD像素微缩时间表[1]
在当前产品中，消费级SPAD芯片的主流像素尺寸还是基于10um为主流（例如sony的经典款IMX459），但是相关公司的研发团队和研究单位已经推出了3um以下的SPAD传感器。相信在不久的以后，小尺寸像素会大面积落地。
图3 近年来发表的SPAD顶会论文[2]
BSI（背照式）与FSI（前照式）像素结构的主要差异体现在光线的入射路径和金属层的排列方式上。在FSI结构中，光线从正面入射，经过透镜、滤光片、金属层后到达光电二极管（PD），而金属层会遮挡和反射部分光线，导致光损耗增加。相比之下，BSI结构将PD置于金属层的上方，光线从背面入射，直接到达PD，从而减少了金属层对光线的干扰，提高了光收集效率。
随着尺寸微缩，BSI式的像素也逐渐取代FSI,这一点和CIS传感器的发展过程相当一致，这是由于随着像素微缩金属层导致的光路损耗问题和衍射效应愈加严重，直接影响的成像质量和设计难度，此外FSI设计下FF也很难设计实现大幅提升，使得像素PDE性能受限。下面这张图给出了FSI和BSI的像素结构，可以直观从结构布局上看到两个结构对FF因子的影响。
图4 FSI和BSI 型SPAD器件[3]
图5 FSI和BSI对比
BSI（背照式）SPAD像素通过3D堆叠技术将光敏层与逻辑电路分离，这也得益于这几年先进封装技术的发展。目前普遍采用的键合是铜-铜键合，其键合对准精度能高达um量级以下。
图6 3D堆叠芯片示意图[4]
图7 3D-Stack BSI SPAD像素示意图
分辨率的不断提高
图8 SPAD靶面分辨率发展趋势[2]
目前消费级的SPAD芯片分辨率通常在十万像素量级以下。工业级的SPAD芯片会有更高配置，比如佳能在2020年就发布了世界首款百万像素级SPAD传感器（320万像素，13,2mm*9.9mm），2023年又推出了搭载该传感器的摄像机MS-500，主要落地场景为工业、科研、监控等。当然这款相机还没有大规模商用。
微缩趋势下的SPAD像素性能优化
SPAD像素优化的实质是通过多过程拆解+多物理场协同调控实现的。让光子在感光区域多次反射/散射实现吸收增强（微纳光学+像素微透镜），让光生电荷在GR内实现高效汇聚（掺杂和场调控），让高能电荷在像素内高度约束（雪崩空间域控制、场隔离和FTI像素隔离）,让缺陷态/界面态在电场下不发生隧穿激活。通产业实践表明，考虑到性能参数的制约关系，唯有对上述维度进行联合优化方能在微缩化进程中同步达成PDE提升、DCR压缩及串扰抑制等性能协同优化。
FTI设计
像素微缩化进程中面临两大核心挑战：光子探测效率（PDE）衰减与光/电串扰恶化。FTI技术通过贯穿像素的深沟槽隔离结构可以实现串扰降低。通过FTI层折射率调控、电场分布调节、叠层设计可以实现较好的像素间光/电串扰防护设计。
折射率工程：填充二氧化硅或空气隙调控侧壁反射率，将光学串扰抑制，金属层的引入可以进一步实现光学隔离。
电场分布：DTI接地设计等实现横向电场强度衰减，阻断载流子扩散路径
叠层优化：与背照式（BSI）结构集成时，FTI深度匹配光电吸收层厚度实现包裹式隔离
图10 FTI结构示意图[6]
这里可能大家会问CIS通过DTI设计都做到1um的像元大小了，SPAD像素尺寸比CIS大好几倍，像素隔离设计是不是更容易？从光学串扰上说是的（仅限于在同一波长下对比，随着波长增加难度增大），但是考虑电学串扰就并不是这样。SPAD本质上是一个垂直方向的贯穿结，并且其中的非平衡热载流子在电场下加速到了较高的速度，因此更容易发生横向溢散（热载流子问题也是logic器件的最头疼的难题之一），当FTI层介质过薄，或者没有设计金属屏蔽层时，高能载流子将引发FN隧穿或陷阱辅助隧穿（TAT），穿透隔离势垒扩散至相邻像素。
图11 SPAD像素电串扰示意图[7]
电场隔离保护环（Guard Ring, GR）设计
除FTI技术外，保护环结构是抑制边缘击穿的核心方案。GR可以看成是一个与主PN结并联的次级PN结。当反向偏压施加时，主结耗尽区向外扩展并与GR耗尽区穿通，迫使电场线从边缘区域转向GR内侧，显著降低边缘电场峰值。GR通过定制化掺杂轮廓在雪崩区与器件边缘间构建电场缓冲区，避免高电场在边缘集中引发的非受控击穿。
索尼在2023年IEDM论文中揭示：像素微缩进程中需协同优化GR厚度与横向尺寸——适度扩大GR宽度，可使边缘电场峰值降低~50%，从而降低边缘击穿风险。这一厚度也不是越厚越好，要结合器件仿真，找到一个GR区域电场强度最小的区域。
图12 GR厚度优化过程[1]
除了厚度优化外，还可以通过参杂调控，比如梯度掺杂或者多环设计实现更平稳的电场过渡区。
结的场分布设计
PDE优化过程是光传输路径+光吸收区域+光生电荷输运的全链条优化过程。后两者强依赖于结的场分布设计。值得注意的是，在优化电场分布的同时，必须兼顾有效吸收层面积与光子探测效率（PDE） 的平衡。Cannon团队提出的 电荷聚焦型SPAD（Charge-focus SPAD） 正是这一设计典范。如下图所示，其通过“扩吸收区+缩倍增区”实现了像素区域内光电转换过程的最大化，同时通过独特的“电场聚焦功能”保证光生载流子高效的“流”向倍增区，并在雪崩区域得以有效倍增和抽取。倍增区的面积控制的足够小，不但可以降低达到临界电场强度所需的电压，还能实现高能载流子在空间上的强约束，降低其横向扩散到像素边缘的概率。
图13 Sony Charge-Focusing SPAD设计[2]
这一Charge-Focusing的设计，理论上可以实现~100%的FF，从而大幅提高PDP(可以实现~40%的PDP@6um像素)，同时其雪崩倍增区域在空间上的高度限制也可以降低热像素概率，提升DCR性能。除了提升PDE和DCR外，这一设计还可以降低结电容，从而一定程度上实现对后脉冲的抑制。
图14 Charge-Focusing SPAD器件的性能表现[2]
Embedded metal contact
降低DCR的一个关键就是降低缺陷态的激活概率，包括是边缘处、界面处、倍增区的带间缺陷态在强电场下的隧穿。一个实现方案是通过拉远阴极和阳极电极之间的距离，降低整体的电场强度。下图中可以看到，通过降低边缘电场强度，可以实现DCR的近一个量级的削减。
图15 Embedded metal contact[8]
图15 Embedded metal contact[8]
上面提到的很多像素设计方案都是半导体器件层面的设计，随着像素的微缩，像素光学层面也有越来越多的设计方案。
PSD限光结构
微纳陷光结构目前基本上是像素设计上的标配设计。如下图所示，通过限光微结构的衍射，可以实现光的大角度散射，从而增长光在吸收区域的有效光程，增大光的吸收，这在长波（>900 nm）情况下尤为重要。不过需要强调的是，界面本身也是一个关键的噪声源（我又想说那句经典的话 The interface is Device），因此，一旦PSD结构的工艺控制不好，就会是一个强的贡献DCR的噪声源。
图16 PSD限光结构示意图[9]
我再扩展说说为什么在长波（>900 nm）场景下，PSD这种构建光多次反射路径的设计必不可少，下图是一个硅的不同波长的吸收截止深度示意图，可以看到对应1000nm的吸收截止深度是100um左右，而通常吸收硅层也就10um量级，因此等效吸收光路径的延长对提高PDE十分有效，这也是为什么目前小像素下单PSD，乃至双PSD基本是标配设计。
图17 硅的波长吸收深度曲线[10]
双衍射结构（如金字塔表面衍射PSD和浅沟槽衍射STD）的示意图如下图所示，其可以进一步增加像素内的光学路径。
图18 双衍射像素设计
Metal Reflector
与PSD相类似的是metal reflector，这个常放置在像素底部表面和侧壁DTI/FTI处（在像素FF不高时，也有可能在表面部分非入光孔径区域放置），其作用和PSD类似，都是用以增加光程，原理主要基于反射而非衍射。Metal reflector的工艺实现相比PSD更简单，引入噪声源的可能性更低，但是设计时同样需要考虑金属功函选择以及其带来的场调控问题（引入额外的Band-bending）。一个好的metal reflector组合设计能实现光在像素区域内的全吸收和高束缚，提高PDE的同时降低像素间串扰。
图19 结合Charge-focusing和像素光学反射设计的SPAD像元结构[11]
像素微透镜设计
近年来sony等大厂也逐渐开始在微透镜设计上下功夫，比如引入GaplessOCL，2x2OCL 等技术，前者比较好理解，相当于提高了边缘光线的收集能力，后者就要结合衍射光学来思考了而不是单单几何光学(暂不展开，大家感兴趣可以去看看sony他的论文)。
图20 常见的像素微透镜优化设计方案[12, 13]
参考文献
https://imagesensors.org/Past%20Workshops/2024%20ISSW/Presentations/R01-1.
https://imagesensors.org/Past%20Workshops/2020%20ISSW/.
https://faster-than-light.net/TOFSystem_C2.
Wang, Z., et al.,?A 64 x 128 3D-Stacked SPAD Image Sensor for Low-Light Imaging.?Sensors (Basel), 2024.?24(13).
https://global.canon/en/news/2023/20230403.html.
https://zhuanlan.zhihu.com/p/687464063.
Optical crosstalk in single photon avalanche diode arrays: a new complete model.
J. Ogi et al., IISW 2023.
Shimada, S., et al.,?A Back Illuminated 6 ?m SPAD Pixel Array with High PDE and Timing Jitter Performance, in?2021 IEEE International Electron Devices Meeting (IEDM). 2021. p. 20.1.1-20.1.4.
https://www.pveducation.org/pvcdrom/materials/optical-properties-of-silicon.
High-Definition SPAD Image Sensors.
S. Shimada et al., IEDM 2022.
Y. Fujisaki et al., VLSI 2023.
14. http://www.everyphotoncounts.com/arrays-cmos3d.php
15. A Challenge for 3 μm SPAD Pixel Using Embedded Metal Contact on Deep Trench Pixel ioslation
