数字式竞赛抢答器设计4路抢答器verilog代码_电路方案

名称：数字式竞赛抢答器设计4路抢答器verilog（代码在文末付费下载）

软件：Quartus

语言：Verilog

代码功能：

数字式竞赛抢答器设计

设计一个可容纳四组参赛者同时抢答的数字抢答器。

要求：

（1）能判断第一抢答者并报警指示抢答成功，其他组抢答均无效；

（2）设计倒计时时钟，若提前抢答则对相应的抢答组发出警报。

本代码已在AX301开发板验证，开发板资料：

演示视频：

部分代码展示

//数字式竞赛抢答器设计
//设计一个可容纳四组参赛者同时抢答的数字抢答器。
//要求：（1）能判断第一抢答者并报警指示抢答成功，其他组抢答均无效；
//（2）设计倒计时时钟，若提前抢答则对相应的抢答组发出警报
module?qiangdaqi?(
input?clk,//50MHz
input?reset_n,//复位
input?key_1,//抢答键
input?key_2,//抢答键
input?key_3,//抢答键
//input?key_4,//抢答键
output?alarm_LED,//高电平亮，提前抢答指示灯
output?beep,//蜂鸣器,低电平响
output?[5:0]?bit_select,//数码管位选
output?[7:0]?seg_select//数码管段选
);
wire?[3:0]?number;//抢答编号
wire?[3:0]?time_downcnt;//倒计时
//控制模块
control?i_control?(
.?clk(clk),//50MHz
.?reset_n(reset_n),//复位
.?key_1(key_1),//抢答键
.?key_2(key_2),//抢答键
.?key_3(key_3),//抢答键
.?key_4(1'b1),//抢答键
.?alarm_LED(alarm_LED),//高电平亮，提前抢答指示灯
.?beep(beep),//蜂鸣器,低电平响
.?number(number),//抢答编号
.?time_downcnt(time_downcnt)//倒计时
);
//数码管显示模块
display?i_display(
.?clk(clk),
.?number(number),//抢答编号
.?time_downcnt(time_downcnt),//倒计时
.?bit_select(bit_select),//数码管位选
.?seg_select(seg_select)//数码管段选
);
endmodule

设计文档：

1. 工程文件