基于FPGA的4路抢答器verilog，quartus_电路方案

名称：基于FPGA的4路抢答器 verilog（代码在文末付费下载）

软件：Quartus

语言：Verilog

要求：

1. 主持人具有最高优先级，实现4路公平抢答判决。

2. 具有选手提前抢答和抢答成功指示。

3 .每个选手的分值采用1位数码管显示，主持人可以给指定1分或和减1分。

4.具有限时抢答功能。

演示视频：

部分代码展示

module?qiangdaqi(
input?clk,//10Hz
input?reset_n,//复位
input?start_key,//抢答开始
input?add_score_key,//加分键
input?sub_score_key,//减分键
input?player_1_key,//抢答按键
input?player_2_key,//抢答按键
input?player_3_key,//抢答按键
input?player_4_key,//抢答按键
output?reg?led_1,//抢答指示灯
output?reg?led_2,//抢答指示灯
output?reg?led_3,//抢答指示灯
output?reg?led_4,//抢答指示灯
output?reg?[7:0]?HEX0,//数码管显示分数
output?reg?[7:0]?HEX1,//数码管显示分数
output?reg?[7:0]?HEX2,//数码管显示分数
output?reg?[7:0]?HEX3//数码管显示分数
);

设计文档(文档点击可下载)：

1. 要求

主持人具有最高优先级，实现4路公平抢答判决。

具有选手提前抢答和抢答成功指示。

每个选手的分值采用1位数码管显示，主持人可以给指定1分或和减1分。

具有限时抢答功能。

2. 设计

主持人具有最高优先级，实现4路公平抢答判决。

具有选手提前抢答和抢答成功指示，抢答成功led亮，提前抢答led闪烁

设计初始分值为5分，每个选手的分值采用1位数码管显示，主持人可以给指定1分或和减1分。

具有限时抢答功能，主持人开始后20秒内抢答有效，超时抢答也用led闪烁指示

3. 工程文件