基于RISC-V，Arteris如何定义ADAS AI芯片的高性能互连？

在第五届RISC-V中国峰会人工智能分论坛上，Arteris首席架构师栾淏，发表了《可配置高性能互连架构加速基于RISC-V的AI/ML与ADAS SoC》的演讲。他系统阐释了UCIe/CXL等集成痛点，揭示了如何在ADAS等场景下，构建实时、可靠的解决方案。

栾淏开篇抛出行业的共性挑战：SoC需要传输大量数据，最大限度地提高吞吐量，同时需要降低移动数据的功耗开销。而通过小芯片设计，可以提高产量，降低整体成本，灵活控制开发周期，实现更多的产品差异化。Arteris希望适应行业标准、并实现开放、可互操作的机会。

他着重介绍了接口单元，Arteris通过集成第三方UCIe控制器与CXL接口，来构建多协议互联架构的实践经验。关键挑战在于：UCIe标准虽统一，但供应商UCIe控制器的实现差异导致缓存一致性协议复杂化，加之物理层地址映射发现机制未标准化，需深度技术攻关。目前，他们致力于联合生态伙伴完成全链路方案整合，确保多协议兼容性。

面向功能安全非常关键的ADAS场景，Arteris通过相关认证工具链与全栈验证平台，构建了实时可靠的解决方案。据了解，该方案主要实现三大突破：首先，打造开放异构集成平台，通过深度整合EDA工具链、物理设计到SoC集成流程，突破单一供应商局限；其次，主导标准生态协同，作为UCIe等关键接口委员会核心成员，推动多协议总线兼容性；第三，提供坚实的验证平台，确保第三方IP与自研互连架构的无缝集成，为客户提供认证就绪的自动驾驶芯片支持。

“RISC-V在AI、ADAS的渗透是真实且坚实的，我们将持续扩大生态伙伴网络，聚焦安全与实时性能的双重边界突破”，栾淏表示。