基于FPGA的并串转换控制模块Verilog代码Quartus仿真

名称：基于FPGA的并串转换控制模块Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

并串转换控制模块，输入4bit并进数据，串行输出。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Vwf文件

7. 仿真图

部分代码展示:

//并串转换控制模块，4bit并进串出
module?Parallel_seri(
input?clk,//时钟--24
input?[3:0]?data_in,//并行输入--IO:?1/2/3/7
output?data_out//串行输出--IO:8
);
wire?clk_1Hz;
//分频模块
div_clk?i_div_clk(
.?clk(clk),//50M
.?clk_1Hz(clk_1Hz)//分频到1Hz
);
//并串转换控制模块，4bit并进串出
Parallel_seri_ctrl?i_Parallel_seri_ctrl(
.?clk_1Hz(clk_1Hz),//时钟1Hz
.?data_in(data_in),//并行输入
.?data_out(data_out)//串行输出
);
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=656