出租车模拟计价器设计Verilog代码Quartus仿真

名称：出租车模拟计价器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

基于Verilog HDL的出租车模拟计价器设计

设计要求：

（1）基于QuartusII软件环境下,使用Verilog为设计语言，利用远程云端硬件实验平台完成设计；

（2）1.设计一个出租车模拟计价器，要求行程≤4km，且等待时间≤2min，则起步费为8元。

2.若行程≥4km，按1km/1元计费，等待累计时间≥2min时，按1min/1元计费。

3.要求具有以下功能：能显示总行驶公里数，总等待累计时间，最后的总费用。

（3）采用层次化的设计。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 程序RTL图

5. 管脚分配

6. 仿真文件

7. 仿真图

部分代码展示:

module?taxi_fee(
input?clk_1K,//标准时钟
input?reset_p,//复位信号
input?KM_key,//里程按键
input?stop,//中途暂停
input?start,//启动信号，行程开始，高有效?
output?[3:0]?SEG_CS1,//数码管1段选
output?[7:0]?SEG1,//数码管1位选
output?[3:0]?SEG_CS2,//数码管2段选
output?[7:0]?SEG2//数码管2位选
);
wire?[7:0]?totel_money;
wire?[7:0]?mileage;
wire?[7:0]?min_out;
wire?[3:0]?totel_money_ten;
wire?[3:0]?totel_money_one;
wire?[3:0]?mileage_ten;
wire?[3:0]?mileage_one;
wire?[3:0]?min_out_ten;
wire?[3:0]?min_out_one;
wire?clk_100Hz;
//分频到100Hz
div_100Hz?i_div_100Hz(
.?clk_1K(clk_1K),
.?clk_100Hz(clk_100Hz)
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1303