芯耀
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一、CMOS晶体管发展方向
金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field Effect Transistors，MOSFETs）是一种广泛应用于模拟电路与数字电路的基本单元，它在构建集成电路中扮演关键角色。
在过去几十年中，MOSFETs的发展基本遵从摩尔定律，单位面积上的晶体管数量每隔18?个月就会翻一倍。 但随着晶体管特征尺寸进入纳米尺度，传统硅半导体平面器件性能不仅难以提升，反而会出现衰退。
晶体管栅长缩小引起了漏致势垒降低（Drain Induced Barrier Lower，DIBL）、阈值电压变化、亚阈值摆幅过高和热电子效应等现象，我们将这些现象统称为短沟道效应。
为了克服短沟道效应，人们不断探索新的沟道材料和器件结构。在新材料方面，GaAs、InGaAs?和?InAs?等材料因为具有高迁移率特点被用来制备高速和高频晶体管；原子层沉积 （Atomic Layer Deposition，ALD）生长的?Al2O3、HfO2?等高K材料具有良好的界面质量和低的栅漏电流，有利于进一步降低器件功耗；第三代半导体，例如?ZnO、SiC、?GaN?和金刚石等，它们具有更宽的禁带宽度、更高的击穿电场，可以用来制备高温、高频、抗辐射及大功率器件。
在新结构方面，多重栅极结构大大提高了栅极对沟道的静电控制能力，如鳍式场效应晶体管（FinFET）和环栅场效应晶体管（Gate-All-Around FET，GAAFET）。其中，环栅场效应晶体管具备更好的栅极控制能力，是未来半导体技术的发展方向。
2021年6月，英特尔公司公布了其最新制程工艺和封装技术的创新路线图，并对其未来芯片的制程节点进行全新的命名。
在图中，英特尔展示了其从九十纳米节点到2025年的技术创新路线图。从图中我们可以看到每一次的芯片节点尺寸突破都依赖于新的技术突破。
Intel 90nm节点引入应变硅技术，增强沟道迁移率；
Intel 45nm节点引入金属栅和氧化铝、氧化铪等高K材料以获得更高的栅电容同时抑制栅极漏电；
Intel 22 nm节点引入?FinFET?结构，极大增强栅极对沟道控制能力；
Intel 4 nm节点采用极紫外（Extrem Ultra Violet，EUV）光刻技术，最大程度上提高曝光精度。
在未来的制程规划中，Intel 20 A?将使用两个突破性的技术以实现更高集成密度、更强性能、更低功耗的晶体管， 它们分别是?RibbonFET?和?PowerVia。
RibbonFET采用环栅结构，可以进一步缩小器件占用空间，提升晶体管的开关速度并且保持高的驱动电流密度。
PowerVia是英特尔自主研发的产业界第一个背面电流传输技术，它利用衬底实现对正面器 件的电源供给，减少了器件正面电极互联布线的需求，从而达到优化晶体管之间的信号传输和减小噪声的目的。
PowerVia技术也使得正面的晶体管布局更加灵活，为实现多功能化器件提供可能。
从先进半导体芯片制造的技术发展路线来看，毫无疑问，新的晶体管结构、 新的集成方式正在成为延续摩尔定律的关键所在。
二、台积电2nm芯片量产实现方式
有消息称台积电称2025年如期量产2nm芯片，这意味着什么呢？
台积电的3→2，不同于7→5，也不同于5→4→3，16nm及以下的芯片，基本都采用FinFET（鳍式场效应晶体管）架构（三星3nm和2nm除外）。
台积电的2nm，引入GAAFET（环绕栅极晶体管）架构，这是质变，FinFET像帆船的三角帆，接触面积有限；GAA则是把帆做成圆筒形包裹桅杆，纳米片的堆叠结构就像百叶窗，可以显著降低芯片漏电概率，提升稳定性，降低功耗。
因此，台积电的2nm，相比较4→3，肯定是提升更大的。从骁龙8gen3到骁龙8至尊（4nm到而且3nm)，都能提升这么大。更何况2nm呢？
IEEE论文参考三星的数据，显示3nm GAA在0.7V电压下漏电比4nm的FinFET低63%，虽然三星制造的3nm芯片还是不如台积电制造的3nm，但跟自家的三星4nm比，已经强太多了。
对于这一点参考三星猎户座2200，2400到最近的2500，2400到2500是这几年三星芯片提升最大的一代，三星的5nm和4nm堪称漏电王（参考888和8gen1)，而GAA架构帮三星很好的解决了漏电问题。猎户座2500的能效，性能非常接近骁龙8至尊（这还是建立在三星芯片设计远不如高通的情况下）
因此，对于台积电的2nm，是制造工艺的大革新。
晶体管结构正在由平面构型向三维发展，这不仅能够提高晶体管的性能，还可以进一步缩小晶体管尺寸，增大集成密度。三维晶体管是一种多栅结构器件，其栅极构型包括最早的双栅到鳍栅以及后来的π栅、Ω?栅和最终的环形栅结构。
这些多栅结构器件都具有很强的栅极控制能力，能够有效改善由于器件尺寸缩小而引起的器件性能退化。
环栅晶体管主要有两种器件类型：第一种是沟道平行于衬底的水平型环栅晶体管；第二种是沟道垂直于衬底的垂直型环栅晶体管。
垂直型环栅晶体管相对于对于水平型有以下三点优势：
1）当器件尺寸相同时，三维垂直构型器件拥有更高的封装密度；
2）与横向7纳米技术节点相比，垂直布局的器件可以节约?10 -15%的功耗；
3）垂直型晶体管的栅极长度不再由光刻决定，而是由沉积的栅极金属薄膜厚度决定，这极大摆脱了对光刻设备的依赖程度。
因此，三维垂直环栅晶体管以及三维集成技术在未来集成电路中起到至关重要的作用。
然而，三维垂直型环栅晶体管不同电极之间的互联尤为复杂，目前采用的制造技术多为层 层堆叠和打孔方式。
三、环栅晶体管(GAA)如何制造？
三维多栅晶体管主要有两大类：一类是水平型 （lateral-type），其沟道平行于衬底；另一类是垂直型（vertical-type），其沟道垂直于衬底。
这两种器件结构几乎同步开始发展。?1987?年研发了基于绝缘体上硅（Silicon On Insulator，?SOI）衬底的双重栅极晶体管，其沟道平行于衬底，如示意图(a)所示。1989年，利用?Si?岛侧壁热氧化的方式，实现沟道垂直于衬底的双重栅极结构，其结构见示意图(b)。由此，多重栅极结构引起人们极大的关注。1990年，基于?SOI?衬底制备了水平型环栅结构晶体管，其结构示意图(c)。
(1)水平型环栅晶体管
随着微电子工艺的不断发展，尺寸更小、性能更好的多栅晶体管不断涌现。?2006年，首次在SOI衬底上制造出了沟道直径小于?5 nm?的水平型环栅纳米线晶体管，如图所示。
由于水平型的沟道需要利用掩模进行刻蚀，所得到的沟道形状很难是完美的圆柱形，这不利于栅极对沟道的控制。S.Bangsaruntip?等人将刻蚀后的?Si?沟道在氢气氛围下进行退火，得到更优的沟道形貌，在此基础上实 现了更好性能的水平型环栅晶体管制备，其主要工艺步骤如下图所示。
首先，利用电子束光刻定义出条状图形，沉积氧化硅作为掩模，然后利用反应离子刻蚀机 刻蚀出条状沟道，去除掩模后，将样品在氢气氛围下退火。氢气氛围下的退火可以使沟道侧壁更为光滑，减薄沟道厚度，同时改善沟道截面形貌，由方形转化为完美的圆柱形。改良后的沟道形貌如下图。接下来沉积?TaN?得到栅氧化层，为了解决源漏串联电阻过大的问题，研究者通过定向外延的方式在非沟道区域外延生长出一层?Si。
为了提高水平型环栅晶体管的集成密度，Byung-Hyun Lee?等人利用深硅刻蚀技术，在体硅材料上成功制作出了三维空间堆叠的多根环栅纳米线器件，其器件结构和主要工艺步骤如下图所示。
上图(a)是实现水平沟道垂直方向上堆栈结构刻蚀方法示意图，主要是利用?ICP-RIE?的干法刻蚀技术实现。首先是?C4F8?的聚合物钝化过程，用来保护硅沟道的侧壁；第二步是利用?SF6?对硅材料的各向同性刻蚀特性，将底部硅完全刻蚀干净，实现垂直方向上硅纳米线分离。通过这两个步骤循环，便可以实现水平沟道的垂直方向集成。
图(b)是实际制备的器件SEM图。
目前，尽管有较多的科学家利用水平铺展和垂直堆栈的方法来实现水平型环栅纳米线晶体管的集成，但是这样的方法不仅工艺复杂而且沟道形貌较差，成本也随之上升。此外，在垂直堆栈结构上实现纳米长度的栅电极也较为困难。而垂直型环栅晶体管由于其沟道垂直于衬底，则可以很好的解决上述问题。
(2)垂直型环栅晶体管
按沟道的形成方式，我们可以将垂直型环栅晶体管的制备方法分为两大类，即“自下而上”和“自上而下”制备方法。
(A) “自下而上”的生长方法
对于第一类“自下而上”的生长方法，沟道材料是从平面“自下而上”垂直于衬底表面而生长。其中，典型的生长方法是气液固（Vapor Liquid Solid，VLS）方法。
VLS?方法使用特定金属作为催化剂，在样品表面诱导生长垂直与衬底的纳米线。
第二种是“自上而下”的刻蚀加工方法，利用半导体工艺中的刻蚀工艺来实现垂直于衬底的沟道。
在“自上而下”?方法中，按照栅极制备先后又可以分为两种不同工艺：后栅和先栅工艺。
后栅工艺是基于半导体工艺制备好的纳米线，分别利用?ALD、磁控溅射和电子束蒸发等镀膜设备完成栅介质材料和栅电极材料的制备。
先栅工艺则是先利用镀膜设备制备多层薄膜，其中包括介质隔离层和栅电极层，再利用曝光以及刻蚀等方法实现圆柱形沟槽的制备，在沟槽中接着利用镀膜设备实现栅介质的制备，最后外延硅、锗硅等材料形成沟道。
下图是采用“自下而上”的?VLS?方法制备出了?Ge/Si?核/壳垂直型环栅无结晶体管，通过Ge的高空穴迁移率以及Ge/Si异质结结构形成的一维高密度空穴气，实现了高性能的p沟道?MOSFET，制备流程如下图所示。
第一步：通过VLS?法在硅衬底上实现垂直纳米线生长；
第二步，通过原子层沉积生长?10 nm?高?K?介质层氧化铝；
第三步，溅射沉积50 nm?的金属钨作为栅电极；
第四步，旋涂光刻胶，利用回刻法去除特定厚度；
第五步，利用光刻胶为掩模去除顶部多余栅极金属；
第六步，再次利用ALD?生长20nm?氧化铝作为栅极和顶层电极的绝缘层；
第七步，利用旋涂玻璃作为隔离介质层并去除顶部氧化铝露出沟道材料；
第八步，沉积75 nm金属Ni作为顶电极。
整个完成的器件结构如图下图(a)所示。
“自下而上”的制备方法存在一些缺点，如其生长方法需要使用特殊金属催化，会对对器件形成一定污染。此外，在实际器件制备中也很难固定纳米线的生长位置，从而难以确定器件的位置。利用VLS方法生长的纳米线直径和高度也存在一定的差异性，这对晶体管的均匀性有极大影响，“自下而上”方法与目前主流CMOS集成电路工艺的兼容性较差。因此，发展与传统?CMOS?工艺兼容的“自上而下”制造方法更受人们青睐。
利用后栅工艺实现了多阵列、高性能的垂直环栅纳米线晶体管的大面积集成，其器件示意图和截面TEM图如下图所示。
(B) “自上而下”的生长方法
下图是典型的“自上而下”后栅工艺制备的垂直环栅晶体管，其详细流程如下图所示。
第一步，通过电子束曝光实现掩模的定义；
第二步，利用RIE实现垂直沟道的加工；
第三步，在725 ℃的管式炉中热氧化形成栅介质层，并利用?RIE?去除顶部和底部的氧化层只保留侧壁氧化层；
第四步，各向异性沉积一层15nm?金属Pt，500 ℃退火后形成源漏接触；
第五步，利用HSQ形成介质层，均匀去除顶部多余厚度；
第六步，各向异性沉积栅极金属?Cr，形成环栅电极；
第七步，与第五步同样的方法实现介质隔离层，并定义接触孔；
第八步，沉积400nm的金属?Al?实现电极接触。
经过以上步骤最终实现阵列垂直环栅晶体管的制备。
利用先栅工艺制备了垂直沟道型的?3D NAND。其主要加工步骤如下图(a)所示。
其工艺流程为，在p型晶圆上利用离子注入和退火方法形成?300 nm?厚的n型区；接着，沉积30 nm氧化硅、200nm重掺杂p型多晶硅和40nm氧化硅形成三层结构，其中200nm重掺杂多晶硅作为栅极；然后，对多层薄膜进行刻蚀，实现孔洞结构；再然后利用外延生长的办法，向孔洞结构中填充栅介质材料和沟道材料，最终形成上图(b)的电路。
这种方法在生产3D NAND中已经十分成熟，与后栅工艺相比，其无需加工高深宽比的垂直沟道，对刻蚀工艺要求也随之下降，增加了工艺稳定性，减少了工艺复杂程度，但其沟 道材料依赖于外延生长技术，因此对于沟道材料选择具有一定局限性。
四、结论
我们总结了三维环栅晶体管的两种结构类型及其常用制备工艺，发现垂直型环栅晶体管相对于水平型环栅晶体管有以下四点优势：
第一，三维环栅晶体管沟道形貌更优，无论是“自下而上”还是“自上而下”方法制备的沟道 都可以获得更理想的圆柱形结构；
第二，三维垂直型晶体管的栅极长度可以通过淀积的栅极金属厚度决定，这使得器件的栅长不再依赖于光刻能力，大大降低了对高精度光刻的需求；
第三，垂直型环栅晶体管有更高的集成密度，对三维空间利用更充分，更方便多整列器件制备，进一步提高器件集成密度；
第四，垂直型晶体管的功耗要比水平型晶体管功耗更低。
三维垂直型环栅晶体管具备以上这些优点，但其制备流程仍较为复杂，尤其在栅、源、漏电极的互联过程中，往往需要通过旋涂介质隔离层和打孔等复杂工艺。此外，层层堆叠工艺造成不同电极之间寄生效应加剧，不利于器件性能提升。
为了解决现有技术存在的制备流程复杂、寄生电容大和成本高昂等缺点，实现高效、低成本、高性能的三维垂直环栅晶体管加工目标，仍需要探索新的加工方法和技术手段。
参考文献：
(1)孙驰?基于FIB_FEB技术的三维环栅晶体管加工与性能研究[D].
(2)知乎ID:忽闻天上仙 链接：https://www.zhihu.com/people/da-lao-lai-bei-bing-kuo-luo-zhu.
(3)雷雨璋?先进等离子体干法刻蚀工艺形貌效应仿真与验证研究[D].
