芯耀
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随着摩尔定律的不断延伸，芯片具有了更高的的集成度，器件的尺寸更小、性能更优，集成电路的规模更大。
但随着器件物理极限的逼近，进一步的缩小尺寸变得困难，芯片设计的研究方向开始朝着三维方向转换。
(1)SiP的堆叠封装
近年来，晶体管的集成度呈现指数级的增加。晶体管尺寸的缩小，使得开关速度更快，整个芯片的性能被提高。芯片性能虽有了飞跃性的提高,但是芯片通过引线被封装在印刷电路板(PCB, printed circuit board)板上，相比芯片内部，PCB的布线更长，信号损失较大。
因此，芯片性能的发挥受到很大的限制。为了化解这个矛盾，片上系统?(SoC, System on Chip)?被开发出来，如下图所示，多个模块制造在一个芯片上，原本需要在PCB上的连线被缩短到一个芯片以内，延迟和信号衰减等问题得到解决，模块间能够高速通信，系统的性能得到较大的提升。
但是，伴随着SoC设计的复杂性提高，设计成本也同时提高。
随着单个芯片上电路规模的增大，也会造成产品良率的降低。而且由于制程的限制，有些异质的功能模块很难集成在一起，如处理器（CPU）、动态随机存储器（DRAM）、带微机电系统（MEMS）的传感器等，一般不能在一块芯片上完成。
因此，对于一些产品来说，开发SoC是困难的。另外，有限的芯片面积限制了可搭载的模块数量。先进封装是超越摩尔中的一条关键技术路线，是通过以智能互连方式并行放置和彼此堆叠多个芯片来集成功能，即系统级封装。
系统级封装(SiP, System in a Package)是一项重要的新技术。与SoC不同的是，SiP是将多颗芯片并排或者叠加封装在一起组成的系统，而SoC则是将多个功能模块集成在单颗芯片。
如下图所示，SiP是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能。多个芯片纵向多层的堆叠，面积不随内容的增加而增大，而是增加堆叠的高度，充分的利用了空间。堆叠芯片之间的距离是数十微米，布线延迟和信号衰减等问题也同时被解决。在功能不同或工艺有差别的芯片按特定的规则生产出来后，将这些芯片以堆叠的形式装配，以有线或无线的方式实现芯片间的互连，使之形成一个三维结构的系统。不需要对单个芯片进行重新设计，可以容易的扩展和改变系统，因此适用于更广泛的需求。
系统级封装是异构集成的一种具体表现， 不用考虑兼顾各芯片的工艺技术，涉及将多个芯片（如无源和有源元件、存储器、 传感器和天线）集成到一个封装基板中，而不是作为独立的芯片组装到印刷电路板上。三维封装依靠平面和纵向互连网络来实现各功能有源芯片和无源电路的交互。
上图展示了几类常见互连堆叠技术。
图(a)所示的2-D先进封装涉及将两个以上的芯片直接集成在封装基板上，可以将其视为印制电路板(Printed Circuit Board, PCB)的微型版本。与传统的2-D不同，扇出/扇入型晶圆级封装和高密度引线键合技术常被采用。
在具有精细金属线宽和间距的薄膜层之间设计超高 密度再分布层(Re-Distribution Layer, RDL)的封装被称为?2.1-D?先进封装 ，如图(b)。在该方案中，高密度布线仍然需要在有机衬底上制造，这限制了可实现的I/O?密度和小间距尺寸。为实现更高密度的集成，纵向的互连是必要的。
2.5-D先进封装的技术路线包括图(c)所示的转接板互连IC与载板的形式，和图(d)所示的埋置硅桥策略。
硅基3-D先进封装技术利用转接板同时作为有源IC和垂直互连的作用，形成多个半导体芯片堆叠，再通过微组装和RDL与互连转接板集成。如图(e)所示，3-D封装通常用于在处理器顶部堆叠存储器或集成模拟和数字IC。
由此可见，转接板是实现高密度系统级封装的核心电子材料。
(2)3D封装中的互连技术
在三维堆叠芯片封装技术中，芯片间的互连技术是影响芯片间通信质量、甚至整个系统性能的关键因素。如何将堆叠的芯片高效的、稳定的连接起来，是目前最需要研究问题。
目前存在的互连方式有线互连和无线互连两类。无线互连主要有电容耦合互连和电感耦合互连。
(a)电容耦合互连
电容耦合互连的结构如图(c)所示。两块芯片面对面堆叠放置，在需要互连的位置，两块芯片上都设有金属极板。两块极板在垂直方向上对齐，并且充分地接近，在介质层的作用下就形成了一个耦合的电容，交变信号就可以通过电容的两极板传输。这种互连仍需要芯片面对面的放置，类似于Micro-Bump互连，所以也只限于两层芯片的互连。而且，该互连的收发电路是电压驱动的，对工作电压较高的要求，并不兼容所有的工艺。另外，构成电容极板的片上金属面积往往要设计得较大，可使用的通道个数也有限。
(b)电感耦合互连
电感耦合互连的结构如图(d)所示。多层电感堆叠放置，每层芯片都在互连通道区域内设置片上金属电感，上下层电感垂直方向上对齐。变化的电流通过电感时，引起磁场的变化，该变化在临近的电感上产生对应的感应电流，这样就完成了信号的传输。这种互连对芯片的朝向没有要求，所以可以多层芯片堆叠。由于其收发电路是由电流驱动的，对工作电压的需求很低，所以可以兼容大部分的工艺。而且它无需ESD保护电路，降低了面积和设计复杂度。
有线互连主要有传统的引线互连、Micro-Pump互连和硅通孔（TSV，through silicon via）互连三种形式。
(c)引线互连
即传统的芯片引线技术。每个芯片都留有金属焊盘（Pad），金属线通过焊接（Bonding） 与Pad相连，然后引出到底板上。
堆叠的芯片相互之间没有直接的互连，它们的连接在底板上实现。由于技术成熟，所以是低成本构建SiP的主流方式。但是，由于芯片上可用Pad?的个数有限，因此互连通道的带宽受到限制；而且芯片间没有直接的互连，而金属线互连的距离较大，芯片间的通信速度也较慢。
(d) Micro-Pump互连
如图(a)所示，两块芯片面对面堆叠，下层芯片正面朝上，上层芯片正面朝下。
在对应的位置开好Pad窗口，上下层的窗口对准，在下层Pad上打好微熔球焊，然后按压上层芯片完成键合。这种互连方式大幅度缩短了芯片之间的通信距离，使通信速率加快；而且可以利用到芯片中间的面积，使互连通道密度可以做得比较大。明显的缺点是只限于两颗芯片的堆叠。
(e) TSV与TGV互连
TSV互连如图(b)，多片晶圆堆叠在一起，利用深蚀刻工艺技术制作深孔穿透硅片，在通孔内填满金属，这样就使上下层芯片之间形成直接的连接。可以连接两张以上的芯片，每个通孔的面积在15μm2左右，可以构建高密度的接口。
转接板形式的通孔技术是最有前景的互连方案之一，已成为全球先进封装的研究热点。以硅为介质的纵向互连技术除了能缩短互连路径、提高信号传输质量外，还能显著减小封装尺寸、实现高互连密度和低功耗。
然而，硅本身为半导体，在某些应用场景中会导致更高的工艺难度和制造成本，甚至会降低器件性能：
1）在射频领域，硅通孔(Through Silicon Via, TSV)通常在成型后再制备一层氧化物绝缘层 和扩散阻挡层，增加了工艺的复杂性；
2）硅的半导体特性所产生的金属-氧化物半导体(MOS)效应会积累电荷，不可避免地增加寄生电容，导致损耗增加。
相对地，玻璃通孔(Through Glass Via, TGV)凭借其电气绝缘特性和高密度成孔能力被认为 是必不可少的传输组件，已成为推动三维集成电路、微波器件和先进封装蓬勃发展的重要途径。
基于TGV的集成策略无需在孔内预先制备电隔离层，且可采用面板级工艺制造，可显著降低开发周期和成本。
与低温共烧陶瓷(Low Temperature Co-fired Ceramic, LTCC)和PCB基板相比，玻璃基转接板在集成密度、精度、加工效率和工艺兼容性方面也更具有竞争力。
此外，玻璃可通过调节材料组分实现介电常数、热膨胀系数(Coefficient of Thermal Expansion, CTE)和损耗角等材料特性的定制化。
（3）TGV封装技术应用
TGV已成为学术界和工业界的研究热点。英特尔在2023年9宣布推出业界首批用于下一代先进封装的玻璃基板，计划于2026年到2030年实现量产。
这一突破性策略将使封装中晶体管的集成规模不断扩大，并推动超越摩尔技术路线的发展，从而实现以数据为中心的应用。
这一消息引爆了TGV这一新兴的集成方案。工业界认为，与当今的有机基板相比，玻璃具有独特的材料属性优势，如超低平面度、更优的热稳定性、更佳的机械稳定性。玻璃的精细结构化能力具备实现超高互连密度的潜力。
这些优势将使封装工程师能够为数据密集型应用构建高密度、高性能的系统封装，同时可实现以更低的功率完成所需的高速信号传输。
除英特尔外，玻璃制造巨头康宁利用其扎根玻璃行业多年的优势，拟推出应用于芯片先进封装的玻璃芯。
2023年，三星电机宣布建设玻璃基板封装生产线，有望在2026推出玻璃基相关的商业化产品。
日本DNP将2027年作为实现量产化玻璃封装基板的时间节点。
此外，AI芯片巨头英伟达计划于2026年推出玻璃基扇出型封装，并有望在GB200中引入这一技术方案。
最近，韩国SK集团在美国佐治亚州的玻璃基半导体封装厂?Absolics?即将完成量产前的准备工作。
显然，玻璃基封装已成为行业风口。同时国内产业纷纷响应，掀起玻璃基封装热潮，并且已经具备不弱于国外的技术能力，这有望助力我国芯片封装制造实现“弯道超车”。
因此，玻璃作为转接板或载板实现无源组件和有源芯片的互连集成已是业界公认的最具前景的技术方案之一。而在这质变的过程中，玻璃转接板的关键制造技术和玻璃基集成无源器件是关键一环。
好了，关于芯片先进封装的技术就介绍到这儿，欢迎关注《半导体全解》，带你了解更多半导体技术！
参考文献：
(1)李文磊 玻璃通孔的结构控制方法及电磁特性研究[D].
(2)朱伟军 三维集成电路中硅通孔电源分配网络分析与设计[D].
(3)张力 三维芯片堆叠封装中的电感耦合互连技术研究[D].
