三人表决器设计Verilog代码vivado ego1开发板

名称：三人表决器设计Verilog代码vivado? ego1开发板

软件：vivado

语言：Verilog

代码功能：

三人表决器设计

设计一个三人表决器，具有一个复位按键和3个表决器输入按键；

当大于等于2人同意则表决通过；

表决结果通过led表示，亮表示通过，灭表示不通过。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在ego1开发板验证，ego1开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚约束文件

5. Testbench（仿真文件）

6. 仿真图

上图可看出当超过2个同意时，（result_led）结果为同意

部分代码展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:?
//?
//?Create?Date:?2019/06/15?21:34:07
//?Design?Name:?
//?Module?Name:?biaojueqi
//?Project?Name:?
//?Target?Devices:?
//?Tool?Versions:?
//?Description:?
//?
//?Dependencies:?
//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
//////////////////////////////////////////////////////////////////////////////////
//三人表决器
module?biaojueqi(
????input?clk_in,//100M时钟
????input?reset_n,//低电平复位
????input?player_1,//表决器输入1
????input?player_2,//表决器输入2
????input?player_3,//表决器输入3
????output?result_led//表决结果指示灯，亮表示通过，灭表示不通过
????);
????
????????else?if(player_2==1?&&?player_3==1)//2,3通过
????????????result<=1;//结果通过?????
????????else
????????????result<=0;//否则不通过????
????????????
assign?result_led=result;
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=463