60秒倒计时器Verilog代码vivado ego1开发板

名称：60秒倒计时器Verilog代码vivado? ego1开发板

软件：vivado

语言：Verilog

代码功能：

60秒倒计时器

1、按下复位按键后开始60秒倒计时，每秒递减1，减到0后保持。

2、使用数码管显示倒计时。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在ego1开发板验证，ego1开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚约束

5. Testbench

6. 仿真图

部分代码展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:?
//?
//?Create?Date:?2019/12/15?23:45:16
//?Design?Name:?
//?Module?Name:?test_bench
//?Project?Name:?
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//?
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//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
//////////////////////////////////////////////////////////////////////////////////
module?test_bench();
????reg?clk_100M;//100M
????reg?key_in;//按下高，S0---R11
????wire?[7:0]?seg_led;//数码管显示
????wire?[1:0]?seg_select;//数码管位选
downcount_time?i_downcount_time(
????.?clk_100M(clk_100M),//100M
????.?key_in(key_in),//按下高，S0---R11
????.?seg_led(seg_led),//数码管显示
????.?seg_select(seg_select)//数码管位选
????);
initial?begin
key_in=0;
#100;
key_in=1;
#100;
key_in=0;
end
always?begin
clk_100M=1;
#5;
clk_100M=0;
#5;
end
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=467