基于FPGA的M序列发生器设计Verilog代码ISE仿真

名称：基于FPGA的M序列发生器设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：M序列发生器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.工程文件

2.程序代码

3.程序编译

4.Testbench（测试文件）

5.仿真波形

部分代码展示:

`timescale?1ns?/?1ps
////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:
//
//?Create?Date:???20:32:31?01/07/2019
//?Design?Name:???m_xulie
//?Module?Name:???F:/ISE_program/m_xulie/m_xulie/M_testbench.v
//?Project?Name:??m_xulie
//?Target?Device:??
//?Tool?versions:??
//?Description:?
//
//?Verilog?Test?Fixture?created?by?ISE?for?module:?m_xulie
//
//?Dependencies:
//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
////////////////////////////////////////////////////////////////////////////////
module?M_testbench;
//?Inputs
reg?clk;
reg?rst;
//?Outputs
wire?seq_o;
wire?seq_p;
//?Instantiate?the?Unit?Under?Test?(UUT)
m_xulie?uut?(
.clk(clk),?
.rst(rst),?
.seq_o(seq_o),?
.seq_p(seq_p)
);
initial?begin
//?Initialize?Inputs
clk?=?0;
rst?=?1;
//?Wait?100?ns?for?global?reset?to?finish
#100;
??????rst?=0?;?
//?Add?stimulus?here
end
always?begin
clk?=?0;
#10;
clk?=?1;
#10;
end
??????
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=797