基于Kintex-7、Zynq-7045_7100开发板的FPGA的HLS案例开发

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前 言

本文主要介绍HLS案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。


Xilinx Vivado HLS（High-Level Synthesis，高层次综合）工具支持将C、C++等语言转化成硬件描述语言，同时支持基于OpenCL等框架对Xilinx可编程逻辑器件进行开发，可加速算法开发的进程，缩短产品上市时间。


HLS基本开发流程如下：


(1) HLS工程新建/工程导入
(2) 编译与仿真
(3) 综合
(4) IP核封装
(5) IP核测试


基于创龙科技TLK7-EVM开发板，是一款基于Xilinx Kintex-7系列FPGA设计的高端评估板，由核心板和评估底板组成。核心板经过专业的PCB Layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。


评估板接口资源丰富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用户快速进行产品方案评估与技术预研。




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图1  TLK7-EVM评估板


开发案例主要包括：
l CameraLink、SDI、HDMI、PAL视频输入/输出案例
l 高速AD(AD9613)采集+高速DA(AD9706)输出案例
l AD9361软件无线电案例
l UDP(10G)光口通信案例
l UDP(1G)光口通信案例
l Aurora光口通信案例
l PCIe通信案例
l 案例源码、产品资料（用户手册、核心板硬件资料、产品规格书）：site.tronlong.com/pfdownload
HLS案例位于产品资料“4-软件资料\Demo\FPGA-HLS-demos\”目录下，案例目录详细说明如下表。


表1

hls_ip_demo	bin	IP核测试程序可执行文件
	project	IP核测试程序Vivado工程
vivado_hls	ip_package	IP核
	poject	solution1	仿真方案
		src	HLS工程源码
		test_bench	HLS工程仿真程序或测试文件
		vivado_hls.app	HLS工程文件

HLS详细开发说明可参考产品资料“6-开发参考资料\Xilinx官方参考文档\”目录下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。




HLS工程导入

双击桌面如下图标打开Xilinx Vivado HLS 2017.4，并在弹出的界面中点击“Open Project”选择案例“vivado_hls\project\”目录，然后点击“确定”导入HLS工程。


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图2


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图3


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图4
亦可新建HLS工程，并使用C/C++等语言进行程序编写。
IP核测试

进入案例“hls_ip_demo\project\”的IP核测试程序Vivado工程目录，双击.xpr文件打开工程，工程默认已添加待测试的IP核。


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图17
如需自行导入IP核，请参考如下步骤。


（1） 请点击“IP Catalog -> User Repository -> Add IP to Repository…”，在弹出的界面中选择IP核后点击OK。
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图18
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图19
（2） 右击“User Repository”后点击“Refresh Repository”，即可看到添加的IP核。
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图20
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图21


（3） 如需添加Vivado自带的IP核，点击“Open Block Design”，在弹出的界面中点击，并选择所需IP核将其导入工程。


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图22
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图23
点击Vivado界面左侧的“Generate Bitstream”选项，在弹出的界面中点击OK进行IP核测试程序Vivado工程编译。
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图24


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图25


编译完成后，将会在工程“led_flash.runs\impl_1\”目录下生成.bit和.bin格式可执行文件。


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图26


请参考基于Vivado的FPGA程序加载与固化手册加载.bit格式可执行文件，即可看到评估底板的LED2进行闪烁。




编译和仿真C代码

仿真程序位于工程的test_bench目录下，用于验证src目录下的HLS工程源码。
导入HLS工程后，点击(Run C Simulation)进行编译与仿真。


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图5


弹出如下界面，勾选“Launch Debugger”，并点击OK。


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图6


编译完成后即可全速或单步运行仿真代码。
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图7




综合

本小节演示将C/C++等程序综合成为RTL设计，并生成综合报告。
点击界面右上角Synthesis返回至工程界面，然后点击进行综合。


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图8


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图9


综合完成后，报表文件将自动打开。


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图10


通过报表文件可查看本设计的时延、资源占用等信息。


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图11






IP核封装

综合完成后，点击生成IP核。
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图12


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图13
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图14
运行完成后，将会在案例“vivado_hls\project\solution1\impl\ip\”目录下生成IP核。
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图15
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图16




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