【百度大脑AI计算盒FZ5C】FPGA 硬件设计流程

robe.zhang

【百度大脑AI计算盒FZ5C】FPGA 硬件设计流程

本文不是开发 FPGA 硬件电路的，只是梳理一下xilinx 的开发流程，从硬件设计到软件开发，是怎样无缝衔接起来的，本文仅写硬件设计流程：

1，  新建 RTL 空项目，确认好芯片信息，必须正确

2，  创建 blockdesign，添加 IP，加载 IP 设置

3，  生成 outputproduct，创建 HDL wrapper

4，  生成bitstreamer，导出 hardware platform，得到HDF文件。

SDK 或者 petalinux 可以从 HDF 文件中获取到硬件信息，硬件设计完成。

详细步骤：启动 vivado 软件，新建项目：

给项目取名：

选择 RTL 项目：

source 留空：

constraints 留空：

选择部件，必须准确选择自己的芯片型号，芯片型号，封装类型，速度等级，温度等级，都准确无误：

再次确认项目信息没有问题后，完成。

项目创建完成，自动打开：创建 block design：

创建 block design：点左侧 create block design：

点右侧加号，开始添加 iP

搜索芯片类型，选择 ZYNQ UltraScale+ MPSoC：

右侧 design 窗口出现ZYNQ IP：

选择 IP 后点小扳手图标customite block：

打开后配置：

选 presets，apply configuration，米尔提供了 myir.tcl 文件，直接应用这个配置：

myir.tcl 文件在光盘05-ProgrammableLogic_Source 目录中

加载完配置，已经配置完成的部分，带个勾，点 OK

配置完成 ip 为这个状态

也可以自己改配置后，保存自己的配置文件

还可以自己设计电路：

block design 设计完成，右键点击 block_design 文件，点generate output Procudts ：

生成 output Procudts：

右键点击 block_design 文件，点 create HDL wrapper，生成 wrapper：

点工具栏红圈图标，或者点左侧考靠下位置 generate bitstream，生成bitstream：

Bitstream 创建成功，接下来的步骤忽略，点取消，或者关闭

导出 hardwareplatform：

Include bitstream，包含 bitsteam：

最终生成 HDF 文件，复制到project_1.sdk 目录中了，记住这个目录，petalinux/ Xilinx SDK 都需要用这个文件

芯片大概就是这个样子