Cortex 系列 M3-4对比

mgiga

没用过M4的产品，上网查了一下，大概有这些，资料不全，大家可以相互讨论，为M4活动预热。

Cortex-M 系列处理器都是二进制向上兼容的，这使得软件重用以及从一个 Cortex-M 处理器无缝发展到另一个成为可能。

Cortex-M技术

CMSIS
   ARM Cortex 微控制器软件接口标准 (CMSIS) 是 Cortex-M 处理器系列的与供应商无关的硬件抽象层。使用 CMSIS，可以为接口外设、实时操作系统和中间件实现一致且简单的软件接口，从而简化软件的重用、缩短新微控制器开发人员的学习过程，并缩短新产品的上市时间。
深入：嵌套矢量中断控制器 (NVIC)
      NVIC 是 Cortex-M 处理器不可或缺的部分，它为处理器提供了卓越的中断处理能力。
Cortex-M 处理器使用一个矢量表，其中包含要为特定中断处理程序执行的函数的地址。接受中断时，处理器会从该矢量表中提取地址。
为了减少门数并增强系统灵活性，Cortex-M 处理器使用一个基于堆栈的异常模型。出现异常时，系统会将关键通用寄存器推送到堆栈上。完成入栈和指令提取后，将执行中断服务例程或故障处理程序，然后自动还原寄存器以使中断的程序恢复正常执行。使用此方法，便无需编写汇编器包装器了（而这是对基于 C 语言的传统中断服务例程执行堆栈操作所必需的），从而使得应用程序的开发变得非常容易。NVIC 支持中断嵌套（入栈），从而允许通过运用较高的优先级来较早地为某个中断提供服务。
在硬件中完成对中断的响应
   Cortex-M 系列处理器的中断响应是从发出中断信号到执行中断服务例程的周期数。它包括：
检测中断、背对背或迟到中断的最佳处理、提取矢量地址、将易损坏的寄存器入栈、跳转到中断处理程序。
这些任务在硬件中执行，并且包含在为 Cortex-M 处理器报出的中断响应周期时间中。在其他许多体系结构中，这些任务必须在软件的中断处理程序中执行，从而引起延迟并使得过程十分复杂。
NVIC 中的尾链

在背对背中断的情况下，传统系统会重复完整的状态保存和还原周期两次，从而导致更高的延迟。Cortex-M 处理器通过在 NVIC 硬件中实现尾链技术简化了活动中断和挂起的中断之间的转换。处理器状态会在比软件实现时间更少的周期内自动保存在中断条目上并在中断退出时还原，从而显著提升低 MHz 系统的性能。
NVIC 对迟到的较高优先级中断的响应

NVIC 进行的堆栈弹出抢占

同样，如果异常到达，NVIC 将放弃堆栈弹出并立即为新的中断提供服务，如上所示。通过抢占并切换到第二个中断而不完成状态还原和保存，NVIC 以具有确定性的方式实现了缩短延迟。

为什么选择Cortex-M3？
提供更高的性能和更丰富的功能
   于 2004 年引进、最近通过新技术进行了更新并更新了可配置性的 Cortex-M3，是专门针对微控制器应用开发的主流 ARM 处理器。
性能和能效
   具有高性能和低动态能耗，Cortex-M3 处理器提供领先的功效：在 90nmG 基础上为 12.5 DMIPS/mW。将集成的睡眠模式与可选的状态保留功能相结合，Cortex-M3 处理器确保对于同时需要低能耗和出色性能的应用不存在折衷。
全功能
   该处理器执行 Thumb?-2 指令集以获得最佳性能和代码大小，包括硬件除法、单周期乘法和位字段操作。Cortex-M3 NVIC 在设计时是高度可配置的，最多可提供 240 个具有单独优先级、动态重设优先级功能和集成系统时钟的系统中断。
丰富的连接
功能和性能的组合使基于 Cortex-M3 的设备可以有效处理多个 I/O 通道和协议标准，如 USB OTG (On-The-Go)。

内核面积、频率范围和功耗取决于工艺、库和优化。上面引用的数字是使用通用 TSMC 工艺技术和 ARM 物理 IP 标准单元库和 RAM 的合成核心的说明。面积数字包括 CM3Core、嵌套向量中断控制器 (NVIC) 和总线矩阵，但不包括可选组件（包括内存保护单元、嵌入式跟踪宏单元、断点单元、数据检测点单元和跟踪端口接口单元）。
速度优化的实现是指为了实现目标频率性能而做出的库选择、合成流决策和折衷。面积优化的实现是指为了实现目标面积密度而做出的库选择、合成流决策和折衷。
为什么选择Cortex-M4？
目标用用：专门面向电动机控制、汽车、电源管理、嵌入式音频和工业自动化市场的新兴类别的灵活解决方案。
曾获大奖的高能效数字信号控制
Cortex-M4 提供了无可比拟的功能，以将 32 位控制与领先的数字信号处理技术集成来满足需要很高能效级别的市场。
易于使用的技术
Cortex-M4 通过一系列出色的软件工具和 Cortex 微控制器软件接口标准 (CMSIS) 使信号处理算法开发变得十分容易。

内核面积、频率范围和功耗取决于工艺、库和优化。上面引用的数字是使用低功耗工艺技术和 ARM 物理 IP 标准单元库和 RAM 的合成内核的说明。面积数字包括中央内核（包括 DSP 扩展、嵌套矢量中断控制器 (NVIC) 和总线矩阵），但不包括可选组件（包括内存保护单元、嵌入式跟踪宏单元、断点单元、数据检测点单元和 Trace Port Interface Unit。
速度优化的实现是指为了实现目标频率性能而做出的库选择、合成流决策和折衷。面积优化的实现是指为了实现目标面积密度而做出的库选择、合成流决策和折衷。