一种新型低抖动快速锁定时钟稳定电路

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介 绍 了一种新 型低 抖动 快速锁 定 时钟稳 定 电路 。该 电路 通过 检 测 输入 时钟 信 号 的上 升沿 ，产 生一 个尖峰 脉 冲和 一 个精 确延 迟 半个周 期 的尖峰脉 冲 ，共 同组成一 个稳 定 的低 抖动 时钟 。该电路采用 0．35 m标准 CMOS工艺库 ，在 Cadence环境下进行仿真，在 100MHz输入 时钟频率下，输 出时钟抖动为 56fs，电路的功耗仅有 35mW。