信号发生器设计含matlab程序Verilog代码Quartus仿真

名称：信号发生器设计含matlab程序Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

信号发生器设计

设计任务:采用全软件仿真方法,设计一个周期可变、信号类型可选的信号发生器

具体要求:

(1)初始状态为正弦波,周期64个时钟周期。

(2)正弦波(0)、方波(1)可选:周期64(00)、96(01)、128(10)、160(11)个时钟周期可选。

(3)信号持续。

(4)时钟周期自定,要求便于仿真。

(5)使用 Matalab生成波形数据(mif格式),并保存在ROM中。

(6)采用波形仿真、 Testbench两种方式进行功能仿真、时序仿真。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 原理图文件

5. Matlab程序

6. 波形仿真（vwf）

功能仿真

时序仿真

7. Testbench仿真

Testbench程序

仿真图

功能仿真

时序仿真

Testbench仿真设置

部分代码展示:

//信号发生器
module?wave_generate(
input?clk,//时钟
input?mode,//0表示正弦波，1表示方波
input?[1:0]?cycle,//周期控制，64--00；96--01；128--10；160--11
output?[7:0]?q//输出信号
);
wire?[7:0]?q1;//正弦64
wire?[7:0]?q2;//正弦96
wire?[7:0]?q3;//正弦128
wire?[7:0]?q4;//正弦160
wire?[7:0]?q5;//方波64
wire?[7:0]?q6;//方波96
wire?[7:0]?q7;//方波128
wire?[7:0]?q8;//方波160
//wave?1
wave_1?i_wave_1(
.?clk(clk),
.?q(q1)//输出信号
);

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=561