UART串口设计Verilog代码Quartus 远程云端平台

名称：UART串口设计Verilog代码Quartus? 远程云端平台

软件：Quartus

语言：Verilog

代码功能：

UART串口设计

波特率9600,1位起始位，8位数据位，1位停止位

具有发送和接收功能

通过按键控制发送的内容

接收的数据通过led显示

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在远程云端平台验证，远程云端平台如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

1. 工程文件

远程平台电路

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

部分代码展示:

//接收模块
module?uart_recv(
????input??sys_clk,??????????????????//系统时钟
????input?????????????sys_rst_n,????????????????//系统复位，低电平有效
????
????input?????????????uart_rxd,?????????????????//UART接收端口
????output??reg???????uart_done,????????????????//接收一帧数据完成标志信号
????output??reg?[7:0]?uart_data?????????????????//接收的数据
????);
????
//parameter?define
parameter??CLK_FREQ?=?10000000;?????????????????//系统时钟频率
parameter??UART_BPS?=?9600;?????????????????????//串口波特率
localparam?BPS_CNT??=?CLK_FREQ/UART_BPS;????????//为得到指定波特率，
????????????????????????????????????????????????//需要对系统时钟计数BPS_CNT次
//reg?define
reg????????uart_rxd_d0;
reg????????uart_rxd_d1;
reg?[15:0]?clk_cnt;?????????????????????????????//系统时钟计数器
reg?[?3:0]?rx_cnt;??????????????????????????????//接收数据计数器
reg????????rx_flag;?????????????????????????????//接收过程标志信号
reg?[?7:0]?rxdata;??????????????????????????????//接收数据寄存器
//wire?define
wire???????start_flag;
//*****************************************************
//**????????????????????main?code
//*****************************************************
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign??start_flag?=?uart_rxd_d1?&?(~uart_rxd_d0);????
//对UART接收端口的数据延迟两个时钟周期
always?@(posedge?sys_clk?or?negedge?sys_rst_n)?begin?
????if?(!sys_rst_n)?begin?
????????uart_rxd_d0?<=?1'b0;
????????uart_rxd_d1?<=?1'b0;??????????
????end
????else?begin
????????uart_rxd_d0??<=?uart_rxd;???????????????????
????????uart_rxd_d1??<=?uart_rxd_d0;
????end???
end
//当脉冲信号start_flag到达时，进入接收过程???????????
always?@(posedge?sys_clk?or?negedge?sys_rst_n)?begin?????????
????if?(!sys_rst_n)??????????????????????????????????
????????rx_flag?<=?1'b0;
????else?begin
????????if(start_flag)??????????????????????????//检测到起始位
????????????rx_flag?<=?1'b1;????????????????????//进入接收过程，标志位rx_flag拉高
????????else?if((rx_cnt?==?4'd10)&&(clk_cnt?==?BPS_CNT/2))
????????????rx_flag?<=?1'b0;????????????????????//计数到停止位中间时，停止接收过程
????????else
????????????rx_flag?<=?rx_flag;
????end
end
//进入接收过程后，启动系统时钟计数器与接收数据计数器
always?@(posedge?sys_clk?or?negedge?sys_rst_n)?begin

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