SDRAM详细分析—09 DDR3器件管脚描述

大家好，这里是大话硬件。

前面一系列文章对SDRAM器件内部原理进行了分析，今天这篇文章结合DDR3 SDRAM 颗粒，具体看看手册对管脚的描述。

在官网下载DDR3 MT41J系列的数据手册，在手册中开头描述如下，现在应该能看懂这些数字代表的意思了吧。这个颗粒内部是8bank架构，有4bit位宽的数据输出，8bit位宽的数据输出，16bit位宽的数据输出

数据手册中对管脚的描述如下：

为了搞清楚每个信号的意思，专门对表格中管脚定义和功能进行翻译和梳理如下。在文章最后有获取表格的方式。

在网上下载海思开发板的原理图，可以看到海思原理图DDR3的连线如下，将其分为5个部分。红框是地址线，行地址和列地址是共用这些线；绿色框是时钟，复位，以及控制线，这些信号都是参考差分时钟CKE和CK# 采样；CS# 信号是同时选中2片DDR

如果8片DDR在DIMM上，CS就是同时选中8片DDR，也就是1个rank。

紫色框是电源和地；蓝色框是数据线还有输入输出数据采样时钟；数据的采样是以DQ和DQS来采样，而不是CK和CK# 这里需要注意区分；橙色框是额外配置管脚，在ZQ上要接240Ω的电阻，简单的理解就是这个电阻可以让DDR进行校准的时候作为参考，更好的输出信号，提高信号完整性。

VREF信号在管脚定义中有写，需要将VREF信号保持稳定。为了保持参考信号的稳定，海思官方使用单独的电源供电，并使用电阻进行分压。

有些设计中，使用专门的LDO芯片还生成这个参考电压VREEFCA。基于上面对DDR3原理图的分析，再看DDR4的原理图，是不是就完全没问题，功能管脚和DDR3基本一样，这里DQS分了低8位和高8位而已。

如果需要管脚翻译文档，在【大话硬件】公众号后台回复关键字 : DDR3